RESEARCH AND DESIGN OF FULL-RATE MULTI-PATTERN PSEUDO-RANDOM BINARY SEQUENCE GENERATOR IN 40-NM CMOS

基于40nm的全速率多模式伪随机信号发生器的研究与设计

胡俊峰

11849317

硕士

微电子学与固体电子学

潘权

2020-05-22

2020-07-22

哈尔滨工业大学

深圳

As the data rate rises up in high-speed broadband communication, the performance of these circuits is significantly higher than that of commercially available test equipment, so it brings a great challenge to chip the verification of chip function. In order to avoid the use of expensive test high-speed equipment and the channel loss of the cable between the device under test and the equipment at the high data rate. The currently widely used method is to directly generate input data for testing in a custom circuit inside the under device tested. This input data must be as close as possible to the real input signal. Pseudo-random binary sequence (PRBS) generators that can produce pseudo-random sequences have attracted much attention due to their inherent randomness and periodicity. Although the circuit structure of the PRBS generator is relatively simple, the main principle is to generate a specific sequence through a linear feedback shift register. It is challenging to realize a multi-pattern PRBS generator with low power consumption, small area, and high signal quality at a high output rate. The main research work of this thesis is as follows:(1) This work presents a compact low-power programmable multi-pattern pseudo-random binary sequence (MP-PRBS) generator. It is capable of producing 27-1, 215-1, 223-1 and 231-1 test patterns to meet multiple testing requirements. (2)To reduce power and area, the full-rate architecture with the truly-single-phase clock logic (TSPC) D-flip-flops (DFF) instead of the current-mode logic (CML) DFF is adopted. The multiplexer (MUX) merged TSPC DFF is proposed to avoid the delay of the MUX in conventional multiple pattern PRBS generators. Hence, the critical path delay is reduced and thus the maximum data rate can be improved.(3) Fabricated in a 40-nm CMOS process, the digital logic circuit and analog circuit design, pre-simulation, layout design, post-simulation and chip testing were carried out under simulation software. The Altium Designer software is used to design PCB layout and simulate signal integrity. This PRBS occupies a core active area of 0.0037 mm2, and PCB area is 17.5 cm2. The chip operates at a maximum data rate of 15 Gb/s. The measured power consumption is 8.778 mW with 1.1-V supply. The figure-of-merit (FoM) is 0.019 pJ/bit at the pattern length of 231-1. The jitter of the output waveform is 23.36 ps.

随着有线高速通信电路的数据率不断增加，当前芯片设计电路的输出速率明显高于商业上可用的测试设备，该趋势对芯片功能验证带来了巨大的挑战。为了减少由导线引起的待测设备与测试设备之间的连接损耗，满足高速率测试的需求，当前广泛采用的方法是在待测试设备中内建自测电路，直接生成用于测试的输入数据，但该输入数据必须尽可能接近真实的输入信号。因而能够产生伪随机序列的伪随机信号（PRBS）发生器因其固有的随机性和周期性而受到了广泛的关注。此外，待测设备对不同码型可以显示出设备的不同性能，因而能够产生不同输出信号长度的伪随机信号发生器同样成为研究的主流方向。伪随机序列是一种伪随机码，是一种可以预先确定又有随机统计特性的二进制码，此码包含了所有可能出现的数据组合，并且具有可以重复产生的特点。伪随机码不同于随机码，随机码是不能被预测的，而伪随机码的组合却是可以人为设置的，根据需求的不同而设计不同的伪随机码。伪随机序列是以随机序列为基础的，相比于随机序列，伪随机序列的最大特征就是有周期性。实际上来讲，伪随机序列不是完全的随机的，但因为其周期特别大，而且也具有随机序列的某些特点，因此伪随机序列在一定程度上来讲就近似等同于随机序列了。伪随机信号发生器其本质是由线性移位寄存器组成的有限状态机。一般来说移位寄存器有一个输入n个输出，每一个存储单元存储一位数据并且通过异或门反馈回第一位寄存器，在任何给定时钟的情况下，移位寄存器存储的信息称之为寄存器的状态并且能够生成特定的随机信号。基本的n级线性反馈寄存器的电路仅由n个D触发器和一个异或门组成。该移位寄存器由不全为0的n位随机的二进制数初始化，它的下一状态由第n级和n-1级寄存器输出经过异或来决定，异或的结果将反馈到移位寄存器的第一位，然后第一位移到第二位，依次类推，直到移位寄存器的第n位被移出，于是生成了周期为2n-1的信号发生器。对于传统的多模式伪随机信号发生器可以分为两类：一种是全速率伪随机信号发生器，一种是分速率伪随机信号发生器。全速率型由线性移位寄存器链、数个异或门以及一个多路复用器组成。其中输出模式长度由多路复用器的选择开关决定。尽管该设计适用于小面积设计，但是多路复用器自身的延迟增加了串行伪随机信号发生器的关键路径的传输时间，进而影响最高的输出速率。为了提高电路速度，电流型逻辑D触发器被采用于高速串行多模式伪随机信号发生器，但该方法会产生巨大的功耗同时占用较大的芯片面积，尤其对于拥有多个D触发器的PRBS-31发生器来说，会使得电路设计复杂度提高。为了在低速率时钟下实现高速电路的设计需求，分速率型多模式伪随机信号发生器应运而生。与具有固定模式长度的并行信号发生器类似，该结构主要由多模式的并行信号发生器以及串并转换器组成。虽然并行结构的信号发生器仅需要较低的输入时钟速率从而保证了较低的输出功耗，但是由多个锁存器以及多路复用器组成的高速并串转换器仍然会消耗巨大的功耗，同时占用较大的面积。尽管使用电路结构较为简单的多级倍速模块代替并串转换器可以减少芯片面积与功耗，但是多级倍速模块的最后一级需要工作在伪随机信号发生器最高输出速率的时钟下，因此该方法在高速下同样会产生巨大的功耗。基于以上两种传统结构的特性，我们在此基础上提出了一种新型多模式伪随机信号发生器的电路结构。该结构能够生成4种数据类型（27-1, 215-1, 223-1和231-1）从而可以满足不同的测试需求。为了避免多路复用器的延迟对于关键传输路径的影响从而导致速率的下降，我们将多路复用器从传统的电路结构中移除，然后把模式控制开关与D触发器结合，这样既避免了传输延迟同时实现了模式选择。触发器作为整个电路的存储单元决定了逻辑信号的传输与移位，使用不同结构的触发器对芯片最终性能有不同的影响。常见的触发器的结构分为准静态触发器、源极耦合逻辑触发器、动态触发器以及真单相时钟型触发器。动态触发型与准静态触发型均需要一对差分时钟，但是由于实际工艺偏差以及寄生效应的影响可能会导致实际测试中两路时钟信号发生歪斜，从而降低芯片的工作速度严重时会导致电路无法正常工作。源极耦合逻辑电路结构复杂，同时需要电阻等无源器件提升速度进而导致版图面积过大，不符合本次低功耗小面积的设计要求，而真单项时钟型触发器具有面积小、速度高、电路结构简单等优点，基于此我们采用真单项时钟触发器作为电路中的存储单元。在电路设计时，我们常常需要能够提供稳定电流的电路结构，而电流镜便因此而产生。电流镜是通过复制基准电流而获得我们所需的特定电流的电路，它需要一个外部的基准电流的支持。一般来说电流镜在模拟IC设计中十分常见，它可以采取多级套用的方式来获得任意大小的电流，同时电流镜电路有很多种结构并且都能够获得很好的稳定性。为了电路设计方便节约芯片面积此次我们采用了普通的电流镜电流结构，将50μA电流放大240倍。在芯片的输出端为了避免实际测试时的共模噪声的影响，我们将单端输出的伪随机信号发生器设计为差分输出，通过使用单转双电路便可将单端信号转换成差分信号，该方法能够有效的优化信号质量同时提升输出信号幅度。同时为了避免导线自身阻抗而引起的信号反射现象，在电路仿真时我们搭建了一个阻抗匹配电路，然后将信号从传输线负载模型的输入端输入，分析输出端的眼图数据，根据差分信号仿真结果，进行电路参数优化以实现最佳的电路性能。仿真结果显示输出波形清晰，眼图张开、抖动较低。本文的仿真主要基于Cadence平台的Spectre软件，通过仿真波形进行调参优化，最后进行版图绘制。由于该芯片包含了数字电路与模拟电路两部分，因此要特别注意分开绘制避免模块交叉。在绘制版图之前应该首先了解版图常见的闩锁效应与天线效应，同时在版图连线时要特别注意信号线的排布，避免靠近电源线、地线从而受到噪声干扰影响最终测试结果。版图布局布线结束后需要通过Calibre软件进行版图设计规则检查、后仿真验证。在0.9V的电源电压下后仿结果的最高输出速率为14Gb/s，最终后仿信号波形符合多模式伪随机信号发生器的设计要求，将GDS文件提交给TSMC后，总体的芯片设计流程便结束了。此次基于40nm CMOS工艺设计的多模式伪随机信号发生器的核心区面积为0.0037-mm2。测试芯片通过导线连接到Rogers 4003C PCB测试板上。输入时钟由信号发生器(Tektronix BSX320)产生。PRBS输出频谱由频谱分析仪(Tektronix RSA518A)测量，输出波形、眼图由实时示波器(Tektronix DPO75902SX)测试。控制位由FPGA板控制。电源电压为1.1 V。在所有的测试数据下，该芯片的最大速率为15Gb/s，其中PRBS-7的眼高以及抖动分别为317.22mV和14.56ps；PRBS-31眼图输出的眼高与眼宽分别为300.78mV和23.36ps。由于单转双输出的上拉与下拉强度不平衡，导致输出信号的占空比0与1不平衡，使得眼图的判决电平高于0V，在接下来的设计可以通过优化电路参数来提高驱动能力。此外眼图噪声较大的另一个原因可能是芯片中电源和地之间的去耦电容值不足，导致纹波噪声在输出数据中产生了抖动。实际测试中显示芯片在不包含输出驱动电流的情况下功耗为8.778mW，在接下来的设计中可以通过将未使用的D触发器关闭来进一步降低芯片的功耗。输出的4种波形经过频谱仪测试显示离散频谱间隔分别为118.1MHz，457.031KHz，1.752KHz和7Hz分别对应为PRBS-7，PRBS15，PRBS23以及PRBS31，该测试结果证明所有的模式长度均是可以正常工作的。虽然由于测试仪器精度的问题，PRBS-31的频谱图清晰度不够但是依稀可以分辨出离散频谱间隔。总的来说，此次设计的低功耗小面积的15G/s的多模式伪随机信号发生器，其模式长度分别为27-1, 215-1, 223-1和231-1，电路中采用了TSPC DFF代替CML DFF节约了芯片功耗降低占据面积，为了减少关键路径延迟，提高信号输出数据，同时采用了选择开关与D触发器合并的方法，测试结果表明该芯片的面积与功耗明显低于其他同工艺的设计。本文的研究对于今后高速电路的设计具有重要的理论与现实意义，不仅能够推动有线通讯电路的进一步发展，同时对我国高速通信集成电路设计也起到了有力的促进作用。

pseudo-random binary sequence multi-pattern D flip-flop truly-single-phase clock logic low power

伪随机序列 多模式 D触发 真单向时钟逻辑 低功耗

英语

联合培养

南方科技大学

Hu JF. RESEARCH AND DESIGN OF FULL-RATE MULTI-PATTERN PSEUDO-RANDOM BINARY SEQUENCE GENERATOR IN 40-NM CMOS[D]. 深圳. 哈尔滨工业大学,2020.